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DS90UB914ATRHSRQ1 Originale Brand New QFN DS90UB914ATRHSRQ1 Cù u Venditore RE-VALIDATE Offerta

breve descrizzione:

U dispositivu DS90UB914A-Q1 offre una interfaccia FPD-Link III cun un canale in avanti à alta velocità è un canale di cuntrollu bidirezionale per a trasmissione di dati nantu à un unicu cable coaxial o par differenziale.U dispositivu DS90UB914A-Q1 incorpora signalazione differenziale sia in u canali di avanzamentu à alta velocità sia in i percorsi di dati di u canali di cuntrollu bidirezionale.U deserializatore hè destinatu à e cunnessione trà l'imaghjini è i processori video in una ECU (Unità di Control Elettronica).Stu dispusitivu hè idealmente adattatu per guidà i dati video chì necessitanu una prufundità di pixel finu à 12-bit più dui segnali di sincronizazione cù un bus di canali di cuntrollu bidirezionale.


Detail di u produttu

Tags di u produttu

Attributi di u produttu

TIPU DESSCRIPTION SELEZIONA
categuria Circuiti integrati (IC)

Interfaccia

Serializzatori, Deserializatori

 

 

 

Mfr Texas Instruments  
Serie Automotive, AEC-Q100  
Pacchettu Tape & Reel (TR)

Tape Tape (CT)

Digi-Reel®

 

 

 

Status di u produttu Attivu  
Funzione Deserializzatore  
Tariffa di dati 1,4 Gbps  
Tipu di input FPD-Link III, LVDS  
Tipu di output LVCMOS  
Numaru di inputs 1  
Numero di Outputs 12  
Tensione - Supply 1,71 V ~ 3,6 V  
Temperature di funziunamentu -40 °C ~ 105 °C (TA)  
Tipu di muntatura Munti superficia  
Pacchettu / Casu 48-WFQFN Pad esposta  
Paquet di Dispositivi Fornitore 48-WQFN (7x7)  
U numeru di produttu di basa DS90UB914  
SPQ 1000 pezzi  

 

Un Serializer / Deserializer (SerDes) hè un paru di blocchi funzionali cumunimenti utilizati in cumunicazioni à alta velocità per cumpensà l'input / output limitatu.Questi blocchi cunvertisce dati trà dati seriali è interfacce parallele in ogni direzzione.U terminu "SerDes" si riferisce genericamente à l'interfaccia utilizata in diverse tecnulugia è applicazioni.L'usu primariu di un SerDes hè di furnisce a trasmissione di dati nantu à una sola linea o acoppia differenzialeper minimizzà u numeru di pin I/O è interconnessioni.

 

A funzione basica di SerDes hè custituita da dui blocchi funziunali: u bloccu Parallel In Serial Out (PISO) (aka Parallel-to-Serial converter) è u bloccu Serial In Parallel Out (SIPO) (aka Serial-to-Parallel Converter).Ci sò 4 diverse architetture SerDes: (1) SerDes clock parallelu, (2) SerDes clock integrati, (3) SerDes 8b/10b, (4) SerDes interleaved Bit.

U bloccu PISO (Input Parallel, Output Serial) hà tipicamente un input di clock parallelu, un set di linee di input di dati, è latch di dati di input.Si pò aduprà un internu o esternuLoop à blocage de phase (PLL)per multiplicà u clock parallelu entrante finu à a frequenza seriale.A forma più simplice di u PISO hà una solaregistru di turnuchì riceve i dati paralleli una volta per u clock parallelu, è li traslada à a freccia di u clock seriale più altu.L'implementazioni ponu ancu aduprà adoppia bufferedregistrate per evitàmetastabilitàquandu trasfiriri dati trà duminii clock.

U bloccu SIPO (Serial Input, Parallel Output) hà tipicamente un output di clock di ricezione, un set di linee di output di dati è latch di dati di output.U clock di riceve pò esse statu recuperatu da i dati da u serialericuperazione di u clocktecnica.Tuttavia, SerDes chì ùn trasmettenu micca un clock utilizanu un clock di riferimentu per chjude u PLL à a freccia Tx curretta, evitendu u bassu.frequenze armonichepresente in uflussu di dati.U bloccu SIPO divide u clock entrante finu à a tarifa parallela.L'implementazioni sò tipicamente dui registri cunnessi cum'è un doppiu buffer.Un registru hè utilizatu per clock in u flussu seriale, è l'altru hè utilizatu per mantene e dati per u latu più lento è parallelu.

Certi tipi di SerDes includenu blocchi di codificazione / decodificazione.U scopu di sta codificazione / decodificazione hè tipicamente di mette almenu limiti statistichi nantu à a tarifa di transizioni di signale per permette più faciule.ricuperazione di u clockin u ricevitore, per furnisceinquadramentu, è di furnisceequilibriu DC.

Funzioni per u DS90UB914A-Q1

  • Qualificatu per applicazioni automobilistiche AEC-Q10025-MHz à 100-MHz Input Pixel Clock Support
    • Grade di temperatura di l'apparecchiu 2: intervallu di temperatura di u funziunamentu ambientale da -40 ℃ à + 105 ℃
    • Dispositivu HBM Livellu di classificazione ESD ± 8kV
    • Dispositivu CDM ESD classificazione livellu C6
  • Carica di dati programmabile: Canale d'interfaccia di cuntrollu bidirezionale à bassa latenza cuntinuu cù supportu I2C à 400-kHz
    • 10-bit Payload finu à 100-MHz
    • 12-bit Payload finu à 75-MHz
  • Multiplexer 2:1 per sceglie trà duie immagini di input
  • Capace di riceve più di 15 m di cavi coassiali o 20 m di cavi intrecciati schermati
  • Funzionamentu robustu Power-Over-Coaxial (PoC).
  • Receive equalizer si adatta automaticamente à i cambiamenti in a perdita di cable
  • PIN di rapportu di output LOCK è funzione di diagnostica @SPEED BIST per cunvalidà l'integrità di u ligame
  • Alimentazione unica à 1.8-V
  • Conforme à ISO 10605 è IEC 61000-4-2 ESD
  • Mitigazione EMI / EMC cù spettru spargugliatu programmabile (SSCG) è outputs staggered di u ricevitore

Descrizzione per u DS90UB914A-Q1

U dispositivu DS90UB914A-Q1 offre una interfaccia FPD-Link III cun un canale in avanti à alta velocità è un canale di cuntrollu bidirezionale per a trasmissione di dati nantu à un unicu cable coaxial o par differenziale.U dispositivu DS90UB914A-Q1 incorpora signalazione differenziale sia in u canali di avanzamentu à alta velocità sia in i percorsi di dati di u canali di cuntrollu bidirezionale.U deserializatore hè destinatu à e cunnessione trà l'imaghjini è i processori video in una ECU (Unità di Control Elettronica).Stu dispusitivu hè idealmente adattatu per guidà i dati video chì necessitanu una prufundità di pixel finu à 12-bit più dui segnali di sincronizazione cù un bus di canali di cuntrollu bidirezionale.

U deserializatore presenta un multiplexer per permette a selezzione trà dui imagers di input, unu attivu à u tempu.U trasportu video primariu cunverte dati 10-bit o 12-bit in un unicu flussu seriale d'alta velocità, inseme cù un trasportu di canali di cuntrollu bidirezionale di bassa latenza separata chì accetta l'infurmazioni di cuntrollu da un portu I2C è hè indipendente da u periodu di blanking video.

Utilizendu a tecnulugia di clock integrata di TI permette una cumunicazione full-duplex trasparente nantu à una sola coppia differenziale, purtendu infurmazione di u canali di cuntrollu asimmetricu-bidirezionale.Stu unicu flussu seriale simplifica u trasferimentu di un largu bus di dati nantu à tracce PCB è cable eliminendu i prublemi di skew trà dati paralleli è percorsi di clock.Questu risparmia significativamente u costu di u sistema riducendu i percorsi di dati chì à u turnu riducenu i strati di PCB, a larghezza di u cable, è a dimensione di u connettore è i pin.Inoltre, l'inputs Deserializer furnisce l'equalizazione adattativa per cumpensà a perdita da i media nantu à distanzi più longu.A codificazione / decodificazione equilibrata DC interna hè aduprata per sustene l'interconnessioni AC-accoppiate.


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