Novu Originale XC18V04VQG44C Spot Stock FPGA Field Programmable Gate Array Logic IC Chip Circuiti Integrati

Attributi di u produttu

Documenti & Media

Classificazioni Ambientali è Export

Risorse supplementari

Memoria Xilinx - Proms di cunfigurazione per FPGA

Xilinx presenta a serie XC18V00 di PROMs di cunfigurazione programabile in u sistema (Figura 1).I dispositi in questa famiglia di 3.3V includenu un 4-megabit, un 2-megabit, un 1-megabit, è un PROM 512-kilobit chì furnisce un metudu faciule d'utilizà è costu-efficace per riprogrammà è almacenà i bitstreams di cunfigurazione FPGA Xilinx.

Quandu l'FPGA hè in modalità Master Serial, genera un clock di cunfigurazione chì guida a PROM.Un pocu tempu d'accessu dopu chì CE è OE sò attivati, e dati sò dispunibili nantu à u pin PROM DATA (D0) chì hè cunnessu à u pin FPGA DIN.I novi dati sò dispunibuli un cortu tempu d'accessu dopu à ogni clock clock.L'FPGA genera u numeru appropritatu di pulsazioni di clock per cumpiendu a cunfigurazione.Quandu l'FPGA hè in modalità Slave Serial, a PROM è l'FPGA sò chjappi da un clock esternu.

Quandu l'FPGA hè in modalità Master Select MAP, l'FPGA genera un clock di cunfigurazione chì guida a PROM.Quandu u FPGA hè in u modu Slave Parallel o Slave Select MAP, un oscillatore esternu genera u clock di cunfigurazione chì guida a PROM è a FPGA.Dopu chì CE è OE sò attivati, i dati sò dispunibili nantu à i pin DATA (D0-D7) di PROM.I novi dati sò dispunibuli un cortu tempu d'accessu dopu à ogni clock clock.I dati sò chjusi in a FPGA nantu à u prossimu rising edge di u CCLK.Un oscillatore free-running pò esse usatu in i modi Slave Parallel o Slave Select MAP.

Dispositivi multipli ponu esse cascati cù l'output CEO per guidà l'input CE di u dispositivu seguente.L'inputs di u clock è l'output DATA di tutti i PROM in questa catena sò interconnessi.Tutti i dispositi sò cumpatibili è ponu esse cascati cù l'altri membri di a famiglia o cù a famiglia PROM seriale programabile una volta XC17V00.