(Componenti Ilittronici) 5V927PGGI8

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PROCESSORE DI SIGNAL DIGITAL 24-BIT

U Motorola DSP56307, un membru di a famiglia DSP56300 di prucessori di signali digitale programmabili (DSP), sustene l'applicazioni di l'infrastruttura wireless cù operazioni di filtrazione generale.U coprocessore di filtru rinfurzatu in chip (EFCOP) processa l'algoritmi di filtru in parallelu cù l'operazione core, aumentendu cusì u rendiment generale è l'efficienza DSP.Cum'è l'altri membri di a famiglia, u DSP56307 usa un mutore d'alta prestazione, un ciclu di clock-per-istruzzioni (codice cumpatibile cù a famiglia di core populari DSP56000 di Motorola), un cambiatore di barile, indirizzamentu di 24 bit, una cache d'istruzzioni, è un controller d'accessu di memoria diretta, cum'è in a Figura 1. U DSP56307 offre un rendimentu à 100 million instructions (MIPS) per seconda utilizendu un clock internu di 100 MHz cù core 2.5 volt è indipindenti 3.3 volt input / output power.

Panoramica
Utilizendu l'architettura basata in colonna ASMBL (Advanced Silicon Modular Block) di a seconda generazione, u XC5VLX330T-3FFG1738I cuntene cinque piattaforme distinte (sottofamiglie), a più scelta offerta da ogni famiglia FPGA.Ogni piattaforma cuntene un rapportu sfarente di funzioni per risponde à i bisogni di una larga varietà di disinni logici avanzati.In più di u tessulu logicu più avanzatu è d'altu rendiment, XC5VLX330T-3FFG1738I FPGA cuntenenu parechji blocchi à livellu di sistema IP duru, cumprese putenti blocchi RAM / FIFO di 36 Kbit, fette DSP 25 x 18 di seconda generazione, tecnulugia Select IO cù integrata. in impedenza cuntrullata digitalmente, blocchi di interfaccia sincrona di fonte Chip Sync, funziunalità di monitor di sistema,

CARATTERISTICHE
Core DSP56300 d'alta prestazione
● 100 milioni d'istruzzioni per seconda (MIPS) cù un clock 100 MHz à 2.5 V core è 3.3 VI/O
● Codice Object compatible cù u core DSP56000
● Inseme d'istruzzioni assai paralleli
● Unità logica aritmetica di dati (ALU)
- Multiplicatore-accumulatore parallelu di 24 x 24 bit cumpletamente pipeline
- 56-bit baril shifter parallelu (shift veloce è normalizazione; generazione di flussu di bit è parsing)
- Istruzzioni ALU cundiziunali
- Supportu aritmeticu 24-bit o 16-bit sottu u cuntrollu di u software
● Unità di cuntrollu di prugramma (PCU)
- Supportu di codice indipendente di posizione (PIC).
- Modi d'indirizzu ottimizzati per l'applicazioni DSP (cumprese offsets immediati)
- Controller di cache d'istruzzioni in chip
- Stack hardware espansibile in memoria in chip
- Loops DO hardware nidificati
- Interruzioni di ritornu automaticu veloce
● Accessu direttu à a memoria (DMA)
- Sei canali DMA chì sustenenu l'accessi interni è esterni
- Trasferimenti uni, dui è tridimensionali (cumpresu buffering circular)
- Interruzioni di trasferimentu di fine di bloccu
- Triggering da e linee di interruzzione è tutte e periferiche
● Loop bloccato in fase (PLL)
- Permette di cambià u fattore di divisione di bassa putenza (DF) senza perdita di serratura
- Clock di output cù eliminazione di skew
● Support debugging Hardware
- Modulu Emulazione On-Chip (On CE).
- Port d'accessu à a prova (TAP) di u gruppu d'azzione di teste cumuni (JTAG)
- U modu di traccia di l'indirizzu riflette l'accessu RAM di u prugramma internu à u portu esternu